本文设计的视频接口数字化适配器，是基于Freescale UWB(Ultra-wideband)芯片组应用的一种计算机无线视频传输方案中的数模/模数转换模块。根据系统功能需求，本论文进行了总体方案规划和软硬件设计。整个系统分为主机端、显示器端两块电路板，分别围绕AD9883A（A/D转换芯片）和ADV7125（D/A转换芯片）进行设计。其中在显示器端恢复D/A转换所需的像素点同步时钟是设计的重点，本方案采用ICS1523芯片对HSYNC（行同步信号）进行锁相获得。在系统中利用单片机89C51控制I2C总线，分别对AD9883A和ICS1523进行了寄存器的初始化设置。此外，通过FPGA与单片机的配合实现了系统对显示模式的自适应调节。调试过程中，还对几种DATACLK、HSYNC（行同步信号）的选择进行了分析。
本论文实现的计算机视频接口数字化适配器，在各种常用显示模式下都可以正常工作，显示效果与主机-显示器电缆直通方式可以比拟，达到了预期的设计目标。
关键词：VGA，视频A/D、D/A转换，I2C，锁相环
Abstract
The design and implementation of PC video signal ADC and DAC modules, which is a part of the PC wireless video transmission adapter that is based on the WDK (Wireless Developer Kit) of the Freescale’s UWB chipset, is presented in this paper. According to the system demand, an overall arrangement has been carried out, so as the design of software and hardware. The whole system is devided into two circuit boards of “host computer terminal adapter” and “display terminal adapter”, which used AD9883A (ADC) and ADV7125 (DAC) as the core chips. One of the most important things in the design is to get back the pixel clock. So here used the PLL chip ICS1523 to generate the clock from the HSYNC (Horizontal Sync) input. Besides, by using MCU 89C51 to control the I2C bus, the two circuit boards initialized the registers of AD9883A and ICS1523 respectively. And in course of testing, some discussions were made on the selections of different DATACLKs and HSYNCs.
The video-interface digitalized adapter implemented in this paper can work under multiple commonly used modes. The display effects are comparable to that of host-monitor direct connection, which achieves the original purpose.
Key word: VGA, Video A/D D/A convert, I2C, PLL
目录
摘要 1
目录 3
第1章 绪论 5
§1.1 短距无线通信技术简介 5
§1.2 论文背景介绍 5
§1.3 论文主要工作 7
第2章 系统总体方案 8
§2.1 系统总体规划 8
2.1.1 计算机视频接口描述 8
2.1.2 系统组成与框图 10
2.1.3 电路板接口规划 10
§2.2 技术指标 12
§2.3 主要芯片的选型 12
2.3.1 A/D与D/A芯片的选型 12
2.3.2 锁相环PLL芯片的选型 14
§2.4 主要芯片的原理介绍 15
2.4.1 A/D转换芯片AD9883A 15
2.4.2 D/A转换芯片ADV7125 16
2.4.3 锁相环ICS1523 16
第3章 硬件设计与实现 18
§3.1 主机端适配器设计 19
3.1.1 组成框图 19
3.1.2 A/D模块设计 19
3.1.3 控制模块（单片机89C51）设计 20
3.1.4 辅助模块（FPGA）设计 21
§3.2 显示器端适配器设计 23
3.2.1 组成框图 23
3.2.2 D/A模块设计 23
3.2.3 时钟恢复模块设计 24
3.2.4 控制模块设计 25
3.2.5 辅助模块设计 25
§3.3 硬件系统的PCB实现 26
3.3.1电源 26
3.3.2地层的划分以及磁珠放置 27
3.3.3布局、走线 28
3.3.4 R通道与B通道的交换 29
3.3.5 跳线与测试齿的设置 29
3.3.6电路板标注 32
第4章 控制程序设计 33
§4.1 I2C总线规范简介 33
§4.2 用51单片机控制I2C总线 36
4.2.1 VIIC1.0软件包简介 36
4.2.2 控制流程图 38
4.2.3 对VIIC1.0软件包的改进 38
§4.3 相关寄存器设置 40
4.3.1 AD9883A的寄存器设置 40
4.3.2 ICS1523的寄存器设置 43
§4.4 显示模式的自适应调节 45
第5章 调试与测试 47
§5.1 用单片机模拟I2C接口的测试 47
5.1.1 测试AD9883A的寄存器读写 47
5.1.2 测试ICS1523的寄存器读写 48
§5.2 主机端适配器测试 49
§5.3 显示器端适配器测试 51
§5.4 整体联试 52
5.4.1调试环境变量 52
5.4.2 AD9883A、ADV7125基本显示功能调试 53
5.4.3 调试ICS1523 53
5.4.4 变换分辨率/刷新率 55
5.4.5 HSYNC的直通与延时 55
5.4.6 调试显示模式的自适应功能 56
第6章 总结与展望 57
§6.1 总结与性能分析 57
§6.2 电路中需要改进的地方 58
§6.3 后续工作展望 59
附录 显示效果照片 60
参考文献 61
致谢 62
第1章 绪论
伴随着移动通信多年来的蓬勃发展，短距离无线技术为便携式设备提供了一种实现无线宽带和创造新型服务的有效途径，也已经在家庭以及办公网络中展现出巨大的发展潜力。
§1.1 短距无线通信技术简介
短距无线通信技术目前有红外通信、IEEE802.11、蓝牙（Bluetooth）、HomeRF以及UWB( Ultra-wideband，超宽带)等。
红外通信技术实现和操作都相对简单，成本低廉，但由于红外光线直线传输、易受遮挡，所以只支持点对点视距连接。
蓝牙在价格和功耗上很有竞争力，与其他技术相比其优势在于全球统一的、开放的技术标准。但它的传输速率较低，目前还只限于传送数据和语音，不能传送视频。
HomeRF通信距离较远，传输速率较低，主要针对家庭无线网。但它的技术没有完全公开，目前只有几十家企业支持，在抗干扰等方面相对于其他技术而言尚有欠缺。
IEEE802.11的传输速率较快，能在通信速率上满足无线视频数据流实时传送要求。东芝、神州数码、松下等公司已研制出了基于此标准的无线投影设备。
UWB是指信号带宽大于500MHz或者是信号带宽与中心频率之比大于25%。该技术起源于20世纪50年代末，此前主要作为军事技术在雷达等通信设备中使用。UWB技术兼有频带宽、功耗低、传输速率快等优点，这使它可以很好的满足无线视频应用的设计需要[7][8]。
§1.2 论文背景介绍
超宽带技术（UWB: Ultra-Wideband）是一种采用极宽频带（几百MHz～几个GHz）的无线电技术，上个世纪60年代就开始出现，在70～80年代应用于雷达方面取得了很大进展。90年代后超宽带技术在通信方面的应用研究逐渐趋热，并在军事通信领域取得了很大的进展。98年开始，美国等国家开始了UWB通信技术商用化的研究，2002年2月14日，美国联邦通信委员会（FCC）批准了3.1GHz～10.6GHz用于UWB通信的频段及相应的频谱功率限制，标志着UWB技术民用商用化的开始。
最早的UWB技术主要采用冲激无线电（IR: Impulse Radio）的方式，即采用极窄冲激脉冲（1ns以下）进行直接辐射的方式进行发送，因此其频谱可以从接近直流扩展到几个GHz甚至十几个GHz。在通信应用方面，1973年出现了第一个UWB通信专利，1986年第一个短脉冲UWB通信系统问世[9]，1994年第一套公开的UWB通信演示系统出现。
IEEE802.15.3a的工作小组“TC3a”成立于2001年下半年，负责近距离高速无线个域网（WPAN）的标准化工作。“TC3a”旨在制定一个在10m之内支持110-480Mbit/s传输速率的物理层标准。2003年1月开始征集有关提案，很多公司联合起来推出各种建议。在物理层方面，到2003年7月以后，基本上只剩下两个竞争者：一个是由Intel和TI领导的多频带OFDM联盟（MBOA）提交的多载波正交频率复用（MB-OFDM）建议；另一个是由Motorola、CRL、decaWave和Oki半导体公司的行业组织联合支持的直接序列UWB（DS-UWB）建议。这两个提案形成了当今WPAN高速短距无线通信技术标准的两大主要阵容，它们均采用了不同的UWB技术，并使用FCC规定的3.1GHz～10.6GHz频段。
由于双方都没能够达到IEEE批准所必要的75%的投票率，因此均未能成为超宽带标准。这个僵局意味着双方有可能不顾IEEE的标准而继续向前发展，导致两个超宽带技术标准同时存在的局面[10]。
尽管如此，飞思卡尔半导体还是于2004年正式推出了一套基于DS-UWB的UWB芯片组，并在一些应用场合进行了系统功能演示，如IEEE 1394接口的无线连接等。飞思卡尔半导体（Freescale Semiconductor）公司的前身是摩托罗拉半导体部，于2004年7月从摩托罗拉分拆出来，成为独立的公开上市公司。下图是Freescale公司提供的UWB套片的模块图。
图1.2-a Freescale公司提供的UWB套片模块图
该套UWB芯片组包含三个芯片：MAC（Medium Access Controller）芯片MC270141、基带控制芯片MC270123、RF前端收发芯片MC270113。这些芯片再加上相应的带通滤波器和UWB天线即可进行系统设计。目前Freescale公司也已经同时推出了基于该芯片组的用于评估和验证的UWB传输模块，可以达到110Mbps的传输速率，最大工作范围为10米。
目前计算机与显示器、投影仪等外部视频设备普遍采用有线连接，在追求便携移动办公的今天，如果能用无线代替有线连接，将是一种非常有意义的尝试。具有较高传输速率的Freescale的UWB套片为实现这种无线连接提供了一个重要的途径。考虑一种基于前述UWB模块的计算机视频接口无线传输适配器方案，如图1.2-b所示。
图 1.2-b一种基于UWB的无线视频方案
整个方案由发送端适配器、接收端适配器两部分组成。计算机主机与发送端适配器相连，接收端适配器与显示设备（如显示器、投影仪等）相连。
发送端：计算机输出的三路RGB模拟信号，经A/D转换，变为三路RGB数字信号，通过压缩、合并变为一路数据信号（其中还包含行、场同步信息等），送给UWB无线模块（该UWB发送模块利用Freescale公司的套片）发送。
接收端：采取相应的逆过程，将UWB接收到的数字信息处理、转换成为显示设备所能接收的VGA模拟信号。
§1.3 论文主要工作
本论文对图1.2-b所示方案中的视频主机端适配器（A/D）和显示器端适配器（D/A）两部分（统称为“计算机视频接口数字化适配器”）进行了设计与实现。主要完成的工作有：
1) 视频信号数字化板（即主机端适配器）的设计与实现；
2) 视频信号恢复板（即显示器端适配器）的设计与实现；
本论文结构以及各章的内容如下：
1. 第二章 系统总体方案：
对整个系统进行一个总体的设计规划，包括了功能需求、系统组成与框图、技术指标、主要芯片选型及原理介绍等。
2. 第三章 硬件设计与实现：
首先，分别介绍了主机端适配器、显示端适配器的设计，包括组成框图、各模块的具体设计等等；接下来，还介绍了PCB设计过程中考虑的各方面细节。
3. 第四章 控制程序设计：
介绍了I2C总线规范、VIIC1.0软件包及对其中的读/写子程序进行的改进；使用单片机89C51结合VIIC1.0软件包模拟I2C接口，对A/D芯片AD9883A和锁相环芯片ICS1523进行寄存器设置，并且给出了三种显示模式下个寄存器的参考取值。
4. 第五章 测试与调试：
主要包括测试I2C接口的寄存器读写、主机端适配器独立调试、显示器端适配器独立调试、整体联试等。对整个系统各个主要模块的功能进行了测试与分析。
第2章 系统总体方案
本章分析并给出了系统的总体设计方案。在§2.1中，将介绍系统的总体规划；§2.2给出了系统的实现指标；§2.3分析与阐述了系统中所需主要芯片的要求并最终确定选型方案；§2.4介绍选定主要芯片的原理。
§2.1 系统总体规划
本节中将首先介绍计算机的视频VGA接口，接下来分析整个系统的功能需求，最后给出了整个系统的结构简图。
2.1.1 计算机视频接口描述
在策划系统总体结构之前，首先了解一下计算机的视频接口。15针的VGA接口如图2.1.1-a所示
图 2.1.1-a 15针VGA接口
其中1、2、3三针分别是R、G、B模拟视频信号的输出端口；13针是HSYNC（行同步信号）、14针是VSYNC（场同步信号），这两个是时钟信号，它们用来确定CRT显示器扫描点的周期性移动；5是地线，10是同步信号地线，12、15是串行总线通讯通道；常见的9针是空的，不过4、11有时也为空。在实际使用中，4、5、6、7、8、10、11可以接在一起共同作为地线使用。
这15针中，最关键的是1、2、3针的R、G、B模拟视频信号、13针的HSYNC以及14针的VSYNC信号。
CRT显示器每一个时刻只有一个像素点发亮，屏幕扫描路径如图2.1.1-b所示：
图 2.1.1-b 屏幕扫描路线图
每一行从左向右、每一屏从上到下扫描。其中在每一行扫到最右端后，电子枪需要返回屏幕最左端，这称为“水平回扫”；而进行回扫的期间内，必须保证电子枪不射出电子，称作“消隐期”。同理，每一屏扫到最下方时，也有“垂直回扫”。为了保证正常显示，消隐期要略大于回扫期，这也就是屏幕四周有黑色边缘的原因。
图 2.1.1-c 纯红下用示波器观测到的HSYNC和R通道波形
图 2.1.1-c是在屏幕纯红下观测到的波形，可以看到HSYNC（经反相）和视频信号的时序关系。HSYNC的脉冲区域是回扫区，R通道的低电平区域是消隐区。
如果将普通（非纯色）视频模拟信号的波形放大，可以观察到它随着点频时钟不断变化（图中的每一格代表一个像素点处的波形。）：
图2.1.1-d 视频模拟信号随着像素点的变化
2.1.2 系统组成与框图
整个设计用两块电路板：主机端适配器、显示器端适配器实现。它们与主机、显示器的连接关系以及视频信号的流向如图2.1.2所示：
图 2.1.2 视频信号传输示意图
主机端适配器主要负责将主机发送出来的三路模拟视频R、G、B信号分别转换成8bit数字信号。显示器端适配器则负责将这三路共24bit的数字视频信号还原成模拟信号传送给显示设备显示。
除此之外，两块电路板还需要妥善处理HSYNC（行同步）、VSYNC（场同步）、两板之间的DATACLK（数字信号的同步时钟）等等相关信号，使得视频信号在传输过程中的时序能够保证正确。
2.1.3 电路板接口规划
两块电路板与主机、显示器的接口为VGA接口；两板之间的接口为64针插齿插接；此外每块电路板上还各安排了一个电源接口。
1. 主机端适配器、显示端适配器的VGA接口
图 2.1.3-a 主机端适配器、显示端适配器的VGA接口
主机与A/D板，D/A与显示设备均采用15针VGA接口。从主机VGA接口输出的信号主要有：R、G、B三路模拟视频信号、HSYNC（行同步信号）和VSYNC（场同步信号）。
2. A/D与D/A之间接口
图 2.1.3-b A/D与D/A板间接口
A/D、D/A是两块电路板，它们之间采用64针插齿插接的方式相连，这样也便于日后在其中灵活加入“压缩合并”、“UWB收/发”、“拆分解压缩”等模块。
接口有如下信号：
2 经A/D转换后的RGB数字视频信号。分三路，每路8bit。
2 DATACLK，用于给后续电路做为时钟同步信号。
2 HSYNC和VSYNC信号共有三组：
1) HSYNC_1和VSYNC_1：从VGA接口直接引出的、未经处理的SYNC信号；
2) HSYNC_2和VSYNC_2：经过FPGA处理过的SYNC信号；
3) HSOUT4和VSOUT4：由A/D芯片输出的SYNC信号。
2 +5V电源。提供这个接口可以使两块电路板共用同一个电源。
2 GND。在每两组相邻信号之间，都安排了GND作为隔离，可以减小信号间的串扰；另外64针接口中剩余未安排的针均做了接地处理。
3. +5V电源接口
每块电路板上，还各放置了一个+5V的电源接口。两板分开调试时可以各自供电；两板连接调试时，既可以分别供电也可以共享主机端适配器上的电源插座（通过跳线设置）。
§2.2 技术指标
主机经过A/D、D/A两块电路板，转换后的视频信号送到显示器上应能显示出原有图像，且与主机直接接显示器的效果越接近越好。
在多种不同的分辨率、刷新率下系统均能工作。主要测试以下几种常用模式：
表格 2.2 主要测试的显示器模式
分辨率 刷新率 备注
800×600 85Hz CRT显示器常用模式1
1024×768 60Hz LCD显示器标准模式
1024×768 85Hz CRT显示器常用模式2
§2.3 主要芯片的选型
本设计中的主要芯片有视频A/D、D/A芯片，以及视频锁相环PLL芯片。在本节中，将分析对它们的功能与需求，并且确定最终使用的型号。
2.3.1 A/D与D/A芯片的选型
两块电路板中的核心芯片是A/D和D/A转换芯片，接下来将讨论选择这两块芯片时需要考虑的问题。
一、VGA接口输出的视频信号的带宽
场同步信号VSYNC的频率就是屏幕的刷新率（如85Hz），行同步信号HSYNC的频率（约为几十kHz量级）是电子枪扫描屏幕一行所需要的时间（再加上消隐回扫时间），这两个的频率都较小。而RGB信号则是频率变化最快的，也是选择A/D芯片最关心的。
要想确定A/D芯片的采样频率，首先需要了解计算机输出的RGB视频模拟信号的带宽。因此第一步是了解计算机的视频输出接口。
每一个像素点是由RGB（红绿蓝）三种颜色构成的，这三路模拟信号由计算机主机背后的VGA接口输出。
接下来计算输出模拟信号的带宽。以分辨率1024×768，刷新率85Hz为例。模拟信号频率为：
(2.3.1)
“水平分辨率×垂直分辨率×刷新率”就是每秒钟电子枪扫描过的像素点数目，也就是RGB信号每秒钟需要变化的次数；而“消隐补偿因子”则是为了补偿电子枪在“消隐”期间所消耗的时间，不同的分辨率、刷新率下，消隐补偿因子也不同——在不同的资料中计算该带宽时，使用的补偿因子也各不相同。现在这里采用的是最后选定的芯片给出的参考因子。
也就是说，在这种分辨率、刷新率下，VGA接口输出的RGB模拟信号每一路的带宽是94.5MHz。
二、A/D和D/A芯片的频率范围
由前面的讨论知道视频信号的带宽取决于屏幕的分辨率、刷新率，文献[1]中提供了它们之间的关系表格：
表格2.3.1 屏幕分辨率、刷新率与点频带宽的关系
标准 分辨率 刷新率 行频率 点频/带宽
VGA 640 × 480 60 Hz 31.5 kHz 25.175 MHz
72 Hz 37.7 kHz 31.500 MHz
75 Hz 37.5 kHz 31.500 MHz
85 Hz 43.3 kHz 36.000 MHz
SVGA 800 × 600 56 Hz 35.1 kHz 36.000 MHz
60 Hz 37.9 kHz 40.000 MHz
72 Hz 48.1 kHz 50.000 MHz
75 Hz 46.9 kHz 49.500 MHz
85 Hz 53.7 kHz 56.250 MHz
XGA 1024 × 768 60 Hz 48.4 kHz 65.000 MHz
70 Hz 56.5 kHz 75.000 MHz
75 Hz 60.0 kHz 78.750 MHz
80 Hz 64.0 kHz 85.500 MHz
85 Hz 68.3 kHz 94.500 MHz
SXGA 1280 × 1024 60 Hz 64.0 kHz 108.000 MHz
75 Hz 80.0 kHz 135.000 MHz
目前比较常用的屏幕分辨率是800×600和1024×768两种。而刷新率从对人眼健康的角度来看，越高越好，但又要受到目前显示器带宽的限制。目前CRT显示器常用的刷新率是85Hz。
因此对比了上面的表格，所需选取的A/D和D/A芯片的工作频率范围是几十兆到一百兆Hz。
三、芯片的选择
选择芯片的时候有多方面需要考虑的因素。
第一，A/D和D/A芯片的转换频率范围要符合视频信号的要求。这在前面已经讨论过了。
第二，视频有RGB三个通道需要同时进行A/D或D/A转换，所以芯片最好选择能将RGB三个转换结合在一起的专用视频芯片，避免对三个通道分别使用一个单通道的转换器，那样还要解决通道之间同步的问题。
第三，A/D和D/A芯片最好采用同一公司的产品，这样能够保证兼容性。
第四，仅仅查询到合适的芯片还不够，还要有途径能够获得该芯片。由于视频A/D、D/A芯片属于高速芯片，不能在电子市场上直接买到。只有两种方法获得：第一种，和代理商联系，批量购买芯片；第二种，在芯片制造商的网站上申请免费样片。对于芯片小批量仅用于研究的情况下，应通过申请免费样片获得。
根据前三点，把范围缩小到TI公司的THS8083、THS8134以及ADI公司的AD9883A、ADV7125这两组A/D、D/A芯片。最终经过申请，获得了ADI公司的免费样片AD9883A、ADV7125。
2.3.2 锁相环PLL芯片的选型
阅读了D/A芯片ADV7125的Datasheet后可以发现，它转换时所需的DATACLK是由芯片外部提供的而不是自身根据HSYNC产生的。
在本设计中，由于A/D与D/A两块电路板直接相连，所以ADV7125的CLOCK端能够直接连到前端AD9883A输出的DATACLK。但是考虑到未来的无线应用，高频的同步信号DATACLK若也通过无线方式传输过去，将占用宝贵的信道资源。
为此必须想办法在显示器端适配器上产生DATACLK信号。
A/D芯片AD9883A是可以自己产生DATACLK信号的，它是通过内部的锁相环PLL对HSYNC信号进行倍频得来的。在确定的屏幕分辨率条件下，HSYNC信号的频率(行频率)与DATACLK信号的频率(点频)存在确定的比例关系，它们之间的关系可以通过查表格2.3.1计算得出。
图 2.3.2 用锁相环芯片产生DATACLK
由此想到，在D/A端产生DATACLK信号也可以采用类似的方法，考虑在接收端使用一个锁相环PLL芯片，它能够将HSYNC信号根据所需的比例倍频得到DATACLK。经过多方联系，最终找到了ICS1523这个视频专用锁相环芯片，并且拿到了5个样片。
§2.4 主要芯片的原理介绍
本节中简要介绍了A/D转换AD9883A、D/A转换ADV7125、锁相环ICS1523这三个主要芯片的性能、原理与主要应用接口。
2.4.1 A/D转换芯片AD9883A
该芯片是A/D模块的核心。AD9883A为美国Analog Devices公司生产的3路8位模数转换器件，最大转换率达140MSPS(百万次采样/每秒),多用于捕获个人计算机或工作站的RGB信号。近年来，在视频信号处理领域得到广泛的应用[6]。
图2.4.1 AD9883A芯片功能模块图
AD9883A芯片共有80个管脚，上图是它的内部功能模块图，显示了各主要管脚之间的关系。
三路视频模拟信号从管脚RAIN、GAIN、BAIN输入，经过三路A/D分别转换成8bit数字信号ROUTA、GOUTA、BOUTA输出。
该芯片的功能十分丰富，内有25个寄存器可用于读写，读写控制通过I2C接口实现。可以通过设置这些寄存器，以适应不同的输入信号(如RGB、YUV)、不同的分辨率/刷新率、以及设计对于输出信号的要求等等。与I2C接口相关的管脚为SCL(串行时钟线)、SDA(串行数据线)和A0(设定AD9883A芯片的读写地址)。
芯片还输出A/D转换的点频时钟DATACLK(图2.4.1中的DTACK)，与转换后的RGB数字信号相对应。该时钟是由芯片内部的PLL电路把HSYNC信号经过分频所得(分频系数可以通过I2C接口设置)。DATACLK可在后续电路中作为同步信号使用。
2.4.2 D/A转换芯片ADV7125
ADV7125是D/A模块的核心芯片。它是美国Analog Devices公司生产的3路8位数模转换器件，采样率最高可达330MSPS。
图2.4.2 ADV7125芯片功能模块图
该芯片共有48个管脚，图2.4.2是它的功能模块图。图中的CLOCK端用于数据时钟DATACLK的输入，即芯片进行D/A转换的同步时钟。
2.4.3 锁相环ICS1523
由ICS(Integrated Circuit Systems)公司生产的ICS1523芯片，专门用于产生视频时钟同步信号。输入HSYNC信号范围可从15.734kHz到100MHz，SSTL_3单端输出的CLOCK信号最高可达150MHz，若采用PECL差分输出，则最高可达250MHz。
图2.4.3-a ICS1523管脚图 图2.4.3-b ICS1523功能模块图
ICS1523也是需要通过I2C接口对其功能进行设置的，内有总共12个寄存器可供读/写。通过编程，可以选择PLL输入信号、选择滤波环路、设置分频系数、输出信号相移等等。与I2C相关的管脚为SDA、SCL和I2CADR。
第3章 硬件设计与实现
本章将介绍硬件的设计与实现。§3.1和§3.2，将分别介绍主机端适配器、显示器端适配器的设计。§3.3则重点介绍PCB的实现。
图3 是系统的整体结构简图（只列出部分接口），分界线左侧是主机端适配器，右侧是显示器端适配器：
图3 系统整体结构简图
除了核心的A/D、D/A芯片外，电路中还安排了FPGA、锁相环（PLL）、单片机的模块。
视频信号在A/D、D/A的转换过程中会被延迟，为了使显示时的HSYNC、VSYNC 信号仍能与视频信号同步，所以电路中需要考虑用FPGA对HSYNC和VSYNC进行延迟处理。
D/A转换需要与视频信号同步的时钟DATACLK。在本设计中，由于A/D与D/A两块电路板直接相连，所以D/A芯片可以直接连到前端A/D输出的DATACLK。但是考虑到未来的无线应用，高频的同步信号DATACLK若也通过无线方式传输过去，将占用宝贵的信道资源。为此必须用锁相环芯片在显示器端适配器上产生DATACLK信号。
A/D和锁相环芯片都需要通过I2C接口进行设置。虽然可直接采用带有I2C总线接口的单片机对AD进行初始化，但是目前带有I2C总线接口的单片机数量较少并且价格普遍较高。对于不带I2C总线接口的单片机，可以采用模拟I2C总线技术使用其普通I/O口来模拟I2C总线时序，实现对外围器件的读、写操作[6]。
§3.1 主机端适配器设计
本节介绍主机端适配器的设计，包括组成模块框图以及AD9883A、单片机控制、FPGA辅助模块的具体介绍。
3.1.1 组成框图
以下是主机端适配器的模块框图。
图 3.1.1 主机端适配器模块框图
主机端适配器的核心是AD9883A芯片。在这块电路板上的单片机89C51（控制模块）用于给AD9883A产生I2C控制信号。FPGA（FLEX10K10）主要用于实现对HSYNC和VSYNC信号进行延迟、识别当前的显示模式、以及提供测试端口显示灯等等辅助功能。
3.1.2 A/D模块设计
AD9883A芯片共有80个管脚，画电路图时要对照Datasheet中的管脚介绍进行外部电路的设计。
在PC传来的RGB视频模拟信号进入AD9883A之前，Datasheet给出了一个一个接口电路(如图3.3.2-b所示)，该电路可以改善输入视频模拟信号的质量。
图3.1.2-a AD9883A的模拟视频输入端接口电路
图中电感符号所代表的是小磁珠。（关于小磁珠，将在3.3.2节中的讨论。）
注意到芯片的GAIN旁边，有个SOG输入端。这个端口是为从Green信号中提取Sync信号设计的。接法如下：
图3.1.2-b SOG信号的参考接法
在本应用中，由于视频信号是从PC的VGA接口传来的，因此，Green信号中并不附带Sync信号。在保留这种电路连接方法的同时，应在设置AD9883A寄存器0EH的时候，将Bit3设置为0。
AD9883A内部包含PLL电路，用于从HSYNC信号生成DATACLK信号。为此，需要在FILT管脚外接一个环路滤波器电路[1]：
图3.1.2-c FILT管脚外接的PLL环路滤波器
数字视频信号RGB三通道共有24个管脚输出，所有输出端均串联一个100Ω的电阻再连到输出端。
3.1.3 控制模块（单片机89C51）设计
本设计中的单片机89C51用来对AD9883A和ICS1523进行I2C的控制，以对它们的寄存器进行初始化，从而对其功能进行选择。
I2C是Philips公司推出的芯片间串行传输总线，以两根连线(SDA和SCL)即可实现完善的全双工同步数据传送，具有规范完整、结构独立和使用简单等特点。I2C总线的时钟线SCL和数据线SDA均为双向传输线。数据线上每传输一位数据都要求时钟线上有1个时钟脉冲与其相对应[6]。
由于连接到I2C总线的器件有不同种类的工艺(CMOS、NMOS、双极性)，逻辑‘0’（低）和‘1’（高）的电平不是固定的，它由VDD的相关电平决定。每传输一个数据位就产生一个时钟脉冲[4]。
AD9883A和ICS1523芯片VDD均为3.3V，所以本设计中I2C总线的逻辑高电平亦为3.3V，逻辑低电平为0V。
关于I2C总线规范的其他具体细节，将在§4.1中进行详细介绍。
图3.1.3 单片机89C51模仿I2C控制连接示意图
图3.1.3为本电路中采取的I2C接口实现电路原理示意图，以89C51的P1.5和P1.6分别作为SCL和SDA控制端。
51单片机的供电电压为+5V，而AD9883A和ICS1523两芯片的供电电压均为+3.3V，将两者直接相连需要分析逻辑上是否正确。注意到SCL线是单向的、从89C51发向被控制器件的信号；SDA线则是双向的控制信号。
首先分析从89C51到被控制器件的信号。单片机的I/O口为集电极开路输出，因此输出逻辑为0时，被控器件接收到低电平；输出逻辑为1时，输出电压被上拉电阻上拉至+3.3V，因此即使单片机供电为5V，也不会影响输出到被控制器件的逻辑。
再分析从被控制器件传送给89C51的信号。输出逻辑0时，显然不会有问题；当输出逻辑为1时，查阅AD9883A和ICS1523的Digital Outputs属性，VOH的最小值前者为VD - 0.1 = 3.3–0.1 = 3.2(V)，后者为VSSQ - 0.3 = 3.3–0.3 = 3(V)，而对于5V供电的89C51来说，判决门限电平为2.5V。所以，即使被控制器件供电为3.3V，也不会影响其输出到89C51的逻辑。
综上所述，供电电压5V的单片机与供电电压3.3V的被控器件采用图3.1.3的接法是符合应用逻辑需要的。
3.1.4 辅助模块（FPGA）设计
本设计中主机端适配器、显示器端适配器这两个电路中都设计了FPGA，它们在电路中都有多项辅助功能。
1. 对SYNC信号进行处理
计算机输出的HSYNC_1、VSYNC_1通过VGA接口输入到A/D电路板；在输出端还需要给D/A板的VGA输出接口提供HSYNC_3、VSYNC_3信号。
考虑到视频RGB信号经过A/D、D/A后会有一定的延迟时间，所以在两块电路板上中分别加入FPGA使得能对HSYNC_1、VSYNC_1进行延时，再送到HSYNC_3、VSYNC_3输出。
图3.1.4-a 用FPGA处理SYNC信号
但在网上也有人说RGB信号的延时非常小，可忽略不计，所以HSYNC_1和HSYNC_3、VSYNC_1和VSYNC_3可以采用直通的方式。
因此电路中设计的FPGA经过编程，既可以使SYNC信号采用直通的形式，也可以采用延时的方式，给调试带来了很大灵活性。
2. 显示模式的自动识别
为了增加本系统对于不同显示模式（分辨率/刷新率）的自适应调节功能，利用FPGA分析输入的HSYNC、VSYNC信号，从而获得当前的刷新率、分辨率，通过与89C51的接口传达给单片机，然后自适应的调节AD9883A的寄存器数值。
3. 测试齿、指示灯显示信号状态
每个FPGA都连接了一个8×2针的测试齿、两个LED显示灯。可以将所需的观测的信号通过编程送到测试齿上，用示波器或逻辑分析仪观察；还可以送到LED上通过亮灯显示，比如对DATACLK、HSYNC进行分频后送到LED，调试时就可以通过LED的闪烁确定信号的正确输入。
4. 获得51单片机的数据
图3.1.4-b 单片机与FPGA的连接
电路设计时将89C51的一些管脚与FPGA的I/O口相连，这样就能够通过89C51控制FPGA，或者通过FPGA获得89C51的数据。
本设计中51单片机送给FPGA的数据包括：8bit数据线(DB)、3bit地址线(AB)、以及2bit读写控制线(CB)，如图3.1.4-b所示。
§3.2 显示器端适配器设计
本节中，将介绍显示器端适配器的组成以及各模块的设计。
3.2.1 组成框图
显示器端适配器由如下模块组成：
图 3.2.1 显示器端适配器组成框图
显示器端适配器的核心是ADV7125芯片。锁相环芯片ICS1523用于根据HSYNC产生D/A所需的DATACLK点频时钟信号（时钟恢复模块）。这里的单片机89C51则用于给ICS1523提供I2C控制信号（控制模块）。FPGA同样是用于对HSYNC和VSYNC进行延迟、识别当前显示模式等。另外，电路板上还有各种为了调试方便而加入的设计（辅助模块）。
3.2.2 D/A模块设计
ADV7125芯片的Datasheet提供了一个参考电路连接图(如图3.2.2所示)。
图 3.2.2 ADV7125的典型连接图
图中RSET是一个可调电阻，该电阻的大小可以影响输出视频信号的幅度。Datasheet中给出了RSET与IOR, IOG, IOB的关系，若输出的Green信号中不包含Sync同步信号：
(3.2.2-a)
由于系统需要输出的信号幅度值是确定的，所以考虑到实际应用的稳定，RSET使用固定阻值替代可调电阻。下面根据公式3.2.2-a计算RSET的取值。
因此采用510Ω与30Ω两个固定电阻串联近似代替。
3.2.3 时钟恢复模块设计
时钟恢复模块使用ICS1523将HSYNC信号倍频为DATACLK信号。
该芯片内部可以产生锁相环所需的环路滤波器，而且性能亦足以满足一般应用需要。不过在Datasheet里，仍然推荐了从pin8和pin9的外接环路：
图 3.2.3-a ICS1523的外接环路滤波器
推荐的取值是C7 = 3300pF，R20 = 6.8kΩ，C8 = 33pF。
此外，锁相环电路对于电源要求较高，必须区分数字电源和模拟电源，所以电源接入pin10前，必须经过小磁珠作为隔离（关于小磁珠的介绍详见3.3.2节）：
图 3.2.3-b ICS1523的VDDA输入端加小磁珠
3.2.4 控制模块设计
ICS1523芯片也需要通过I2C接口进行设置，因此显示器端适配器也安排了单片机89C51模拟I2C接口。设计原理同3.1.3，这里不再重复。
3.2.5 辅助模块设计
显示器端适配器也安排了FPGA对HSYNC、VSYNC信号进行延时，通过分析HSYNC、VSYNC获得当前的显示模式信息传递给单片机，这些功能在3.1.4节中已经介绍过。除此之外，考虑到如果单独调试显示器端适配器，则需要输入一组数字视频信号，但是这个信号如何产生呢？本设计考虑到这一点，解决的办法是——可以用FPGA编程产生一组8bit的0-255之间的数字信号，来代替本应由A/D板输出的数字视频信号，传送给ADV7125的数字R、G、B(三者选其一)输入端。与此同时，还产生一个与它同步的时钟DATACLK。
图3.2.5 调试时用FPGA给ADV7125提供信号
调试的时候，可以对R、G、B三个通道的D/A转换分别进行测试。比如若调试R通道，则将VIDEO_DOUT接到R_DOUT输入端，然后用示波器观察ADV7125的输出端R_AOUT是否符合预期要求即可。
§3.3 硬件系统的PCB实现
完成了两块电路板“主机端适配器”与“显示器端适配器”的原理图设计之后，进入到了绘制PCB的阶段。接下来在本节中，将讨论PCB设计时的电源、地、布局走线等等问题。
3.3.1电源
下面分析一下整个电路板设计时，对于电源的几点考虑。
1、用电需求
两块电路板均需要+5V和+3.3V供电。+3.3V供电的有AD9883A、ICS1523；+5V供电的有ADV7125、89C51、FPGA。其中AD9883A芯片要求分三路供电，分别是模拟部分供电VD、数字输出供电VDD、锁相环供电PVD 。+5V通过电源接线座由外部提供，+3.3V则利用稳压管MIC29500从+5V转换得到。
电路板上，设计了用红灯指示5V电源接入；用绿灯指示3.3V接入。
两个电路板既可以分别接+5V电源，也可以通过跳线设置为共同使用同一个电源。
2、电源线的线宽
首先分析一下两块板的工作电流。
主机端适配器。根据AD9883A的Datasheet，它的典型电流值约在200mA左右；89C51在mA量级；FPGA小于0.5mA。
显示器端适配器。ADV7125最大不会超过130mA；ICS1523在40mA以下；89C51和FPGA同主机端适配器。
因此两个电路板加起来也不会超过400mA的电流，画PCB电源线时采用30mil、50mil、80mil、100mil等是绰绰有余了。
图3.3.1-a 设置三跳线开关加宽电源通路
每个5V、3.3V电源在连入电路板上其他器件之前，没有采用单跳线开关，而是如图3.3.1-a所示设置了一组三跳线的开关，也是为了加宽电流通路考虑。
3、电源线的走向
安排电源线走向的时候，采用了如图3.3.1-b所示的“电源总线”的方式，即一条电源总线沿着电路板边缘传送，各器件的供电线路均从此总线上引出支线。这种方式避免了在电路板上产生电源环路。
图3.3.1-b 电源总线与支路
3.3.2地层的划分以及磁珠放置
两块电路板都划分了模拟区与数字区，主机端适配器还划分了一个PLL专用地层区。
地层之间通过小磁珠相连。磁珠的功能主要是消除存在于传输线结构（PCB电路）中的RF噪声，RF能量是叠加在直流传输电平上的交流正弦波成分，直流成分是需要的有用信号，而射频RF能量却是无用的电磁干扰沿着线路传输和辐射（EMI）。要消除这些不需要的信号能量，使用片式磁珠扮演高频电阻的角色（衰减器），该器件允许直流信号通过，而滤除交流信号。
地层的划分以及磁珠的位置如图3.3.2-a所示。
图3.3.2-a 地层的划分以及磁珠的连接
本电路板选用港亿电子的型号为CBG2012U121的磁珠。该磁珠在100MHz测试频率下，阻抗为120Ω，直流电阻为0.3Ω，额定电流为200mA。
除了在地层连接处使用了磁珠之外，本电路其他地方也用到了磁珠。
1) AD9883A
在PC传来的RGB视频模拟信号进入AD9883A之前，Datasheet给出了一个一个接口电路(如图3.3.2-b所示)，该电路可以改善输入视频模拟信号的质量。
图3.3.2-b AD9883A的模拟视频输入端接口电路
图中电感符号所代表的就是小磁珠。Datasheet中对小磁珠给出了一个推荐型号：Fair-Rite公司的#2508051217Z0。该磁珠的特性是：100MHz测试频率下，阻抗为120Ω，直流电阻为0.3Ω，最大电流为300mA。由于港亿电子的CBG2012U121磁珠与其性能相仿，所以采用它作为代替品。
2) ADV7125
从ADV7125输出的RGB模拟信号在接到VGA接口输出之前，也需要一个与AD9883A类似的电路，用到同样的小磁珠。
3) ICS1523
在这个锁相环芯片的外围参考电路中，由于VDDA管脚(pin10)是模拟电源输入端，所以要求它与数字电源输入端VDDD用小磁珠隔开，以滤除电源中的高频噪音信号。
3.3.3布局、走线
本电路板涉及到50-100MHz的高频信号，所以布局、走线设计时必须考虑信号的抗干扰问题。
主要原则是：
1) 高频线走线尽量短。
布局时，首先考虑如何放置各芯片使得高频线(如DATACLK、视频信号线等)以最短的线路连接。
由于核心芯片如AD9883A、ADV7125、ICS1523等均是贴装器件，位于电路板的正面，所以布完局，走线的时候，优先在Top Layer中排布高频线。避免在高频线通路上打孔，其他低频线(如HSYNC、VSYNC等)与其冲突时，低频线可以通过打孔等方式绕开。
2) 模拟视频线尽量短
RGB模拟信号和数字信号同样都是高频线，但由于模拟信号线比数字信号线更容易受到干扰，所以放置AD9883A和ADV7125时，应靠近VGA接口，且从VGA接口到A/D、D/A芯片之间的电阻、磁珠、电容等也安排得尽可能紧凑，使得模拟信号线越短越好。
3) 视频信号线之间铺地隔开
在视频线(如RGB三组信号线、DATACLK线)间铺铜网隔开，并且在这些铜网上每隔适当的位置打孔贯穿电路板的上下两层。这样做一方面是为了防止信号线、尤其是视频信号线间发生串扰；另一方面，也使得传送的信号线能够始终有相同的地线作为参考。
