直接数字频率合成概述--中国器件网

摘要:本文叙述了在频率合成领域中的一种新兴的技术――直接数字合成技术的原理。同时结合传统的锁相环频率合成技术，阐明DDS的先进之处。
关键字：频率合成，直接数字合成，锁相环
Abstract：This thesis describes an innovative technology utilized in the field of frequency synthesis, the theory of digital direct synthesis, it also mentions the advantages of the DDS combined with the traditional phased locked loop theory.
Keyword: Frequency synthesis; Digital Direct Synthesis; Phase Locked Loop

1. 引言
在现代雷达、通信、电子对抗等系统中频率源有着广泛的应用，是众多应用电子系统实现高性能的关键因素之一，很多现代电子设备和系统的功能都直接依赖于所使用的频率源的性能。随着应用频率和精度要求的不断提高，传统的晶体振荡器直接输出频率已不能满足要求。因此，大量的频率合成（FS，Frequency Synthesis）技术得以广泛的使用。频率合成通过对一个或多个高稳定度和精确度的参考频率源进行加、减、乘、除运算得到所需的频率。
频率合成（FS）的方法很多，按其工作模式可以分为：模拟合成和数字合成两种；按其实现的手段可以大致分为：直接合成和锁相环合成两种。目前应用较多的频率合成方式主要有：直接模拟合成，锁相环合成（PLL，phase Locked Loop）和直接数字合成（DDS，Digital Direct Synthesis）。而直接数字频率合成（DDS）则是近年来随着数字集成电路和微电子技术的快速发展而迅速兴起的一种新的频率合成技术。它将先进的数字信号处理（DSP，Digital Signal Processing）理论和方法引入到频率合成领域中，从而有效解决许多模拟合成技术无法解决的问题。同时，直接数字频率合成的兴起也标志着第三代频率合成技术的形成。

2．直接数字频率合成（DDS）的工作原理
直接数字频率合成（DDS）是采用数字化技术，通过控制频率控制字直接产生所需的各种不同频率信号。DDS主要由参考频率源、相位累加器、正弦ＲＯＭ表、Ｄ／Ａ转换器和滤波器等组成，ＤＤＳ的结构原理图如图１所示。

图1 DDS结构原理图
在图1中参考时钟ｆc由一个高稳定的晶体振荡器产生，用它来同步整个合成器的各个组成部分。Ｎ位加法器与Ｎ位相位寄存器级联构成相位累加器，类似于一个简单的计数器。每来一个时钟脉冲，加法器就将频率控制字Ｋ与相位寄存器中的数据相加。相位寄存器可以将加法器在上一个时钟作用后产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟的作用下继续将相位数据与频率控制字相加。这样，相位累加器在参考时钟的作用下进行线性相位累加。当相位累加器达到上限时，就会产生一次溢出，完成一个周期性的动作，这个周期就是合成信号的一个周期，累加器的溢出频率也就是ＤＤＳ的合成信号频率。
DDS的工作过程是：在参考时钟ｆc的控制下，频率控制字Ｋ送入相位累加器。用相位累加器的输出作为正弦查找表的查找地址对正弦ＲＯＭ表进行查找。ROM表中的每个地址代表一个周期的正弦波的一个相位点，每个相位点对应一个量化振幅值。因此，这个查找表相当于一个相位／振幅变换器，它将相位累加器的相位信息映射成数字振幅信息。查找后的数据再经过Ｄ／Ａ转换器得到相应的阶梯波；最后经低通滤波器对阶梯波进行平滑处理，即可得到由频率控制字决定的连续变化的输出正弦波。DDS的信号流程图如图2所示：

图2 DDS信号流程图

ＤＤＳ的输出频率ｆout、频率分辨率△fmin、参考时钟频率ｆc、相位累加器长度N以及频率控制字Ｋ之间的关系为：

例如当N=32, K=1, 这个相应的输出正弦波频率等于时钟频率除以232。如果M=2，输出频率就增加１倍，这个系统的分辨率比40亿分之一还要好。在一个实际应用的DDS系统里，并不会把相位累加器的所有输出位都送到查找表，为了既能减少查找表的规模，又不影响系统的频率分辨率，一般只取能够达到工程需要的高x位（x<=分辨率）。而这样所带来的相位噪声通常是可以接受的。直接数字频率合成器的相位噪声基本上来源于参考时钟。
由于全数字结构，导致DDS的致命缺陷即杂波分布广泛，当落入输出频带内，则无法滤除。杂散主要是由于数字器件的非理想特性而带来的幅度量化误差、相位截断误差以及DAC非线性等因素所致。其主要杂波分量遵循Nyquist抽样定理，杂波与参考频率和输出频率相关，其公式为：
杂波＝（n为自然数）
由上式可见是距离最近的杂波分量。图3给出了参考时钟为300MHz，输出为80MHz的杂散示意图。从图中我们可以看到虚假信号很多，第一根虚假信号（1st Image）的值为＝220MHz，第二、三、四根虚假信号分别为380MHz、520MHz和680MHz。其中第一根虚假信号的幅度电平仅比输出信号的幅度电平低－3dB。通常用低通滤波器来抑制虚假信号，同时也要合理选择参考时钟和输出频率，以避免杂波落入输出频带内。因此虽然DDS理论上的输出可以为参考时钟的1/2，但在实际使用中考虑到滤波器的因素，输出一般在1/3左右。

图3 Fc＝300MHz，Fout＝80MHz的杂散示意图

3．直接数字频率合成（DDS）与传统频率合成技术的比较
在频率合成（FS）技术发展的历史中，直接模拟合成技术是早期使用的一种较为广泛的技术。直接模拟合成利用倍频（乘法）、分频（除法）、混频（加减法）和滤波技术，从一个或多个高稳定度和精确度的参考频率源产生所需的频率。该方法的优点是频率转换时间短（小于100ns），载频相位噪声好等。但缺点是实现设备体积大、功耗大且易产生过多的杂散分量，频谱纯度不高，合成的正弦波的幅度、相位等参数难以控制。因此，直接模拟合成已逐渐不再使用。
目前使用最为广泛的频率合成技术就是锁相环（PLL）合成技术。该技术利用锁相环完成对参考频率源的加、减、乘、除运算，从而得到预期的频率。锁相技术具有良好的窄带跟踪特性，可以根据需要选择频率信号。相对于直接模拟频率合成而言，锁相环具有频谱纯度高，能有效抑制杂散分量且结构简单、易于集成等特点。但是，锁相环存在高分辨率和快速转换速度之间的矛盾，故而一般用于大步进频率合成技术中。
相对于以上两种传统的合成技术而言，直接数字频率（DDS）由于采用了数字处理技术，因而能够避免许多传统技术的不足。相对于直接模拟合成和锁相环而言，直接数字频率（DDS）主要就有以下特点：
就有较高的输出分辨率：当参考时钟频率和相位累加器的位宽满足一定的要求时，输出分辨率可以非常小。当频率控制字位48bit时，输出分辨率可以达到1uHz。而传统的频率合成技术通常只能够达到1KHz。
频率转换时间小：直接数字频率合成是一个开环系统，无任何反馈环节，故DDS的频率转换时间主要是DDS的数字处理延时，通常仅为ns量级。而一个模拟锁相环的频率转换时间则主要是它的反馈环处理时间和压控振荡器的响应时间，通常大于20～30us。因而DDS可以有效克服PLL的高分辨率和快速转换速度之间的矛盾。
较大的输出相对带宽：由于DDS不受稳定性的影响，因此，在满足奈奎斯特抽样定理的前提下，输出一般可以达到时钟频率的40％。
输出相位连续：ＤＤＳ在改变频率时只需改变频率控制字（即累加器累加步长），而不需改变原有的累加值，故改变频率时相位是连续的。
正因为直接数字频率合成技术有许多无法替代的优点，其使用也越来越受到工程人员的重视。当然DDS也有其固有的缺点，如上文所述的杂散分布广，同时由于受当前集成电路工艺以及材料的限制，DDS目前的最高工作频率被限制在1GHz左右等等。

4. DDS技术的应用
从上述的比较中我们可以看到：作为新一代的频率合成技术的DDS和目前广泛使用的PLL技术各有利弊。因此我们可以将二者有机的结合起来，扬长避短得到就有高稳定和高分辨率的高频（HF）、超高频（VHF）、甚高频（UHF）甚至是微波波段的信号。
传统的锁相环频率合成器的工作原理框图如图3所示：

图4 锁相环工作原理框图
从图中我们可以看出，晶体振荡器的输出频率经过S 分/倍频以后作为鉴相器的参考时钟。压控振荡器的反馈信号经过环路M 分/倍频器分/倍频后送入鉴相器进行鉴相，鉴相器输出的误差信号通过环路滤波器后对压控振荡器进行控制，从而对输出信号进行调整，得到想要的信号。在整个PLL中，系统的频率分辨率是由环路分频器来决定的，可以通过改变环路分频比M来实现对频率的控制。环路的输出频率为：
Fout＝M×Fref
又上式不难看出，要提高输出频率分辨率就必须减小调频间隔，增加频点，势必要增大环路的分频比，从而造成合成器转换时间延长，也影响信号的相噪。
我知道DDS的最重要的特点之一就是高分辨率。因此我们可以用DDS所产生的信号来激励PLL。其原理框图如图4所示：

图5 DDS驱动PLL原理框图

从上图我们可以看到输出频率Fout与DDS也有关系。假设DDS累加器的长度为N，则整个环路的输出为：
Fout=
输出分辨率不再仅仅取决于环路分频比M，还和DDS的频率控制字K和相位累加器的长度N有关，这样可以有效改善环路分辨率。但是该方案并没有显著改善环路的转换时间，并且输出带宽受到DDS的输出带宽的限制。环路的相位噪声来源于晶体振荡器、VCO和环路系统本身的噪声。同时由于DDS的最大弱点杂波分布广且信噪比差，所以虽然锁相环可以看作是一个窄带滤波器，但它只能消除远区杂波，对于近区杂波将在输出端有20log（Fout/Fref）增益，而且用滤波器很难完全除去。当输出频率较高时，这种缺点尤为突出。
下面以ADI公司的AD9854为例，结合工程中的一个应用给出图5所示的综合频率源框图。该应用的目的是根据具体操作时的要求产生所需要的信号，此综合频率源将直接数字频率合成器、锁相环和混频器结合起来，综合利用三者的优点。
在图5中的参数为：
I和Q信号0～30MHz的高分辨率信号；
F1为600～900MHz，步进为60MHz的6个点频；
F2为6GHz的高频信号；
鉴相频率Fref＝30MHz，环路带宽为2MHz；
F3是两路正交信号和F1经边带抑制正交上变频后得到的600～900MHz的密集电信号，可以通过计算机控制频率控制字K和控制码H来决定F3的具体值。
整个系统的输出频率为：
（1式）
在该方案中取上变频，即：
（2式）
所以最后输出Fout为6.63～6.93GHz之间的一个点信号
该频率源的频率分辨率由DDS的输出决定，由于AD9854的相位累加器的长度为48位，其工作参考频率为120MHz，所以频率分辨率的理论值为

例如，当控制码H决定F1＝390MHz时，频率控制字K＝时，最后输出Fout＝6421.9MHz。可见输出信号的分辨率是非常高的，这在军事雷达中的应用是非常重要的。

AD9854的主要特性有：
a． 300MHz的最大内部时钟，内部带有4倍到20倍的可编程倍频器；
b．自带正交双同道12bitD/A转换器；
c．两个48bit的可编程频率寄存器；
d．两个14bit的可编程相位寄存器；
e．支持single Tone（单频模式）、FSK（移频键控）、Ramped FSK(渐变FSK)、CHIRP(线性调频)和BPSK（二位移项键控）五种工作模式；
f．多种节电模式，最低功耗可达200mW；
g．简化的控制接口:
1. 10MHz，2线或3线SPI串行兼容接口；
2. 100MHz，8bit数据总线，6bit地址总线并行接口；
h．单引脚FSK/BPSK/HOLD控制
需要特别指出的是：AD9854的输出无论何时都为正交信号，并且当改变相位时，两路信号的相位同时改变；当改变频率时，相位是连续的。
通过可编程逻辑器件(FPGA)对AD9854进行编程，通过8位数据总线和6位地址总线为9854AD提供频率控制字K，输出所需的两路正交信号I和Q信号。

图6 综合频率源实现框图

AD9854为整个系统提供高精度的两路I和Q信号。首先要对AD9854的外部引脚进行必要的设置。器件的1～8脚作为并行编程数据输入端与FPGA连接，14～19脚作为寄存器并行地址输入端也与FPGA相连。因为使用内部参考信号，所以要将AD9854的第64引脚DIFF CLK ENABLE设为低电平，即不采用差分输入参考信号。第70引脚S/P SELECT设置为高电平，即使AD9854工作在并行模式下。其余各引脚根据需要接固定电平。我们从上文已知DDS的输出最佳为参考信号的1/3，所以要得到30MHz的输出必须至少有90MHz的内部参考信号。而图5中，利用10MHz晶体振荡器为AD9854提供参考时钟，所以要将AD9854的地址寄存器的第1F地址内容设为×0001001，将内部倍频器设置为6倍频，这样可以得到60MHz的内部参考信号。
该方案的优点是：1）由于使用了DDS技术有效提高了系统的频率分辨率，同时也可以缩短系统的频率转换时间；2）AD9854结合混频器替代了锁相环路中原有的分频器，用加减运算代替分频器的乘除运算，从而可以有效降低环路输出的相噪；3)将混频器输出送入鉴相器，用鉴相结果控制压控振荡器输出所需信号，比用F3和F2直接混频输出的好处在于可以提高输出高频信号的稳定度；4）利用锁相技术的方案简单、杂波性能好的特点，使整个方案在保持高指标的同时最大限度的实现低成本和低杂波。
当然该方案中对中频信号 F1和高频信号F2的稳定度越高越好。

结束语
以前由于DDS价格昂贵、功耗大（达Watt级）、DAC器件转换速率不高，应用受到限制，因此只用于高端设备和军事上。而今随着数字技术和半导体工业的发展，DDS芯片不断推陈出新，性能得到显著提高的同时价格也在不断下降。目前最新的产品ＡＤ９８５９的最高时钟已经可以达到400MHz，而其功耗最低仅为200mW。DDS技术在通信技术、无线、雷达、卫星通信等系统中得到越来越多的应用，可以断言其应用方式将更加灵活，前景也将更加广阔。
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参考文献
1. AD9854 Data Book， Analog Device Inc,1999.
2. A Technical Tutorial on Digital Signal Synthesis，Analog Device Inc,1999.
3. DDS的背景杂散分析，张玉兴，彭清泉，电子科大学报，1998
4. 基于DDS技术高精度移相器的实现，庞健涛，西安电子工程研究所